Verilog. Ассемблер RISC-V
Лектор — Прутьянов Виктор vk.com/vprutyanov
Сообщество проекта: vk.com/drec_courses
Репозиторий с материалами курса: github.com/viktor-prutyanov/drec-fpga-intro/wiki
Приняли участие в создании:
— Филипп Микоян vk.com/philalala
— Владислав Молодцов vk.com/molvlad
— Эдгар Казиахмедов vk.com/softed
Снято на базе студии Физтех-Live при поддержке Фонда Целевого Капитала МФТИ.
0 комментариев